集成电路新工艺技术的发展趋势(2)
2.3 SiGe 和 SiC 应力技术
嵌入式锗硅工艺是利用锗、硅晶格常数的不同,嵌入锗硅材料(晶格常数大于硅)在源漏区,产生沟道压应力,提升 PMOS 器件的迁移率。
嵌入式碳硅技术与嵌入式锗硅工艺类似,不同的是碳硅材料晶格常数小于硅,从而产生在沟道的拉应力,提升 NMOS 器件的迁移率。
2.4 全局应力技术
全局应力技术不同于前述的局域应力技术,是通过外延产生完全弛豫的虚衬底,虚衬底具有不同于硅衬底的晶格常数(如锗硅虚衬底),从而在器件衬底方向产生全局应力。
从 PMOS 器件的应力技术发展来看,Intel 率先在 90 nm 技术节点引入了嵌入式锗硅工艺,此后各技术节点都采用了嵌入式锗硅工艺,用于提升 PMOS 器件沟道载流子的迁移率。从 90 nm 逻辑技术节点到报道的最新的 7 nm 逻辑工艺,嵌入式锗硅工艺技术的研究和发展主要集中于提高锗硅源漏的锗含量和原位掺杂浓度,以提高沟道应力和降低源漏寄生电阻。此外,在 7 nm 逻辑技术节点以及更先进的 5 nm 逻辑技术, PMOS器件的应力技术另外一种可能的选择是全局应力技术,如在硅衬底上外延高迁移率的锗硅沟道。一个值得注意在 22/14 nm 逻辑技术节点时,为了降低泄漏电流,逻辑工艺从平面晶体管工艺转变为了三维 FinFET 工艺,由于三维工艺和平面工艺的差别,嵌入式锗硅源漏的形貌也发生较大变化,由平面晶体管的 Sigma 形状变为 U 型源漏。
从 NMOS 器件的应力技术发展来看,在 90 nm 至 45 nm 逻辑技术节点常用的是刻蚀终止层技术,即利用一层覆盖栅和源漏的帽子膜层,引入沟道应力。而随着栅和源漏的间距的缩小,刻蚀终止层的应力对 NMOS 器件迁移率提升作用减小,同时常导致 PMOS 器件的迁移率的降低,在 45 nm 技术至 22 nm 逻辑技术节点,NMOS 器件往往采用应力记忆技术。而到了 22/14 nm 逻辑技术节点,从平面工艺转变为了三维 FinFET 工艺,由于Fin的尺寸很小,刻蚀终止层应力技术和应力记忆技术对三维 Fin 施加的应力都变得很小,嵌入式碳硅技术成为很有前景的 NMOS 器件应力技术选择,但由于碳硅和硅的晶格常数较大,在实际工艺中实现难度较大。另外一种可能的选择是在 NMOS 器件中也引入全局应力技术,即在锗硅虚衬底上外延高迁移率的硅沟道。
3超浅结技术
随着 MOS 管栅长的持续缩短,源漏 PN 结耗尽层宽度与栅长相比不可忽略,导致 MOS 管导通时由栅极引起的耗尽层电荷比例减少,MOS 管的阈值电压降低。且随着漏极电压增加,有效沟道长度减小,漏极电流不再饱和,随漏极电压增加而增加。MOS 管关断状态下源漏电压增加使得源漏 PN 结耗尽层靠近甚至发生穿通,源极端势垒高度降低,源区注入到沟道区域的载流子数量增加,泄漏电流增加。图 6 为短沟道效应示意。图 7 沟道深处源漏耗尽层穿通示意。
栅极对沟道表面的控制能力较强,随着沟道深度增加栅极控制能力减弱,因此源漏耗尽层穿通往往发生在沟道深处。为了避免源漏穿通,工艺上通过侧墙使具有较大结深的源漏 PN 结远离沟道区域,利用结深较浅的源漏扩展区(Source/Drain Extension,SDE)连接源漏和沟道区域。源漏扩展区结深一般不宜超过栅长的 1/3~1/2,结深主要取决于杂质注入深度、注入后的热预算等。为了降低源漏扩展区寄生电阻,还需要较高的杂质浓度及激活率。
离子注入深度与注入能量和离子质量相关,目前先进注入设备可实现能量低于 1 keV 的注入工艺。在注入离子的选择上则尽可能选择分子量大的离子,例如用 As+ 代替 P+、BF2- 代替 B- 分别作为 N/PMOS 源漏扩展区注入离子,在相同注入能量条件下可形成更浅的结深。还可以采用包括分子掺杂(Molecular Doping)或集束离子注入(Cluster Ion Implant),例如 Carborane(C2B10H12,CBH)能以高能量制造超浅结,另外等离子体掺杂技术等也是 3D 器件掺杂潜在的工艺选择。为了满足先进器件对 USJ 的要求,还需采用一些辅助注入工艺,如在离子注入前通过注入锗或硅原子使硅衬底表面预非晶化抑制离子注入的通道效应,注入碳原子来延缓后续退火工艺中掺杂元素的扩散等。
为了减少杂质元素扩散,离子注入后的热预算应在消除预非晶化及晶格损伤、实现离子激活的前提下严格控制。传统的快速热退火已经不能满足先进器件工艺需求,尖峰退火(Spike Anneal)、毫秒级退火(Millisecond Anneal)、激光退火(Laser Anneal)等具有较小热预算和较高峰值温度和激活率的退火方式被广泛应用。
4低 k 侧墙技术
28 nm 及以前节点接触孔与栅极之间的距离较大,Contact(接触)与Gate(栅极)之间的寄生电容常常被忽略。14 nm CGP(Contacted Gate Pitch)持续萎缩至小于 90 nm,Intel 甚至缩小到 70 nm,Contact 到 Gate 之间的距离缩减到只有 10 nm 左右。14 nm 工艺采用局部互连工艺,Contact 不再是 hole,而是条状 contact,与 Gate 之间的寄生电容面积增加。在这两个因素的共同影响下,Contact 与 Gate 之间的寄生电容对器件和电路的交流特性影响程度加大。图 8 为 Spacer k 值与寄生电容关系曲线